2019下半年開始,各大原廠正積極提高92/96層3D NAND產量,并繼續推動100+層3D NAND發展,預計2020年將有產品面世。隨著3D NAND堆疊高度不斷增加,3D NAND也需要進一步增加吞吐量以支持使用PCIe 4.0和最終PCIe 5.0的下一代NVMe SSD應用,這樣使得低密度奇偶校驗(LDPC)糾錯對于NAND控制器來說更為至關重要。與此同時,一家名為Codelucida的LDPC糾錯方案提供商引起了業界的關注。


Codelucida推出全新LDPC糾錯方案,支持新一代NAND存儲器


圖:右一為Codelucida CEO Shiva Planjery


資料顯示,Codelucida總部位于美國亞利桑那州圖森市,由他們提供的全新LDPC定制化設計糾錯解決方案,以支持下一代NAND和其他新興存儲器,以及更廣泛的存儲和通信應用。


據了解,Codelucida這項技術已被 FPGA 客戶使用并且已被驗證為具有業內更低的FPGA資源使用率,該技術還針對28nm的ASIC設計進行了驗證。Codelucida 還與NAND芯片制造商直接建立了合作伙伴關系,以確保最新的NAND芯片使用該技術所獲得的收益。


與傳統方案相比,FAIDTM支持完全靈活的架構,以適應多種碼率和信息長度。可以提供定制化解決方案以滿足特定存儲應用和所使用的特定NAND芯片要求,以使增益最大化。


Codelucida CEO Shiva Planjery在采訪中介紹到,FAIDTM的主要優勢主要體現在幾個方面。首先是單個IP核(單核)實例可實現10倍的吞吐量增長;功耗和資源使用至少減少2倍,特別是對于高吞吐量應用;糾錯能力增加10%-15%,因此可得到原始誤碼率(RBER)的增加;錯誤率降低四個數量級,大大降低了使用讀取重試或軟讀取的頻率,從而降低延遲提高了驅動器性能;不使用LLR,這極大地簡化了NAND控制器的管理;無誤碼平層可實現NAND存儲的極低錯誤率要求。


與此同時,他還指出,Codelucida是當前市場上唯一一個可提供沒有LLR Table的算法公司。


在此之前所有設計的過程中,LLR Table要對應不同的產品、容量去做調試、編碼、設計;因此,使得整個設計過程變得冗長且復雜。FAIDTM與之不同的地方在于,它只需進行軟件算法方面的設置,省掉了調試和測試的時間,這能給客戶一個更靈活的產品設計和產品定義。


Shiva Planjery表示:“客戶可以計劃一些新的產品,提升整體的設計、功耗、品質,這也是我們與其他企業之間最大的區別。”


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